セルライブラリ造句

• 適用したＣＭＯＳセルライブラリでは，＠ｅｑａｔｉｏｎ＿ｏ＠である．
  适用的ＣＮＯＳ单元库为＠ｅｑｕａｔｉｏｎ＿０＠。
• 実験に用いたセルライブラリは該当プロセスで実際の設計に用いられているものである．
  实验中使用的元件程序库是该用于实际设计用的程序。
• 合成に用いたセルライブラリはＣＭＯＳ　０．６μｍルールである．
  用于合成的元件程序库是ＣＭＯＳ　０．６μｍ规则。
• １次係数ベクトルの向きを，セルライブラリ中の１段構成のセルについて調査した．
  关于元件程序库中的１段构成元件，调查了１次系数矢量的方向。
• このような新しい低電力回路を導入するときにスタンダードセルライブラリを設計しなおす必要にせまられることがある．
  在导入这样新的低电力电路时，有时候被迫需要重新设计标准单元程序库。
• 既存のセルライブラリにある基本セルの回路構造の多くはＩＰＰの集合の特徴を考慮して設計されていない．
  在现有单元程序库中基本单元的电路结构很多都是没有考虑ＩＰＰ集合的特征而被设计的。
• （３）使用するセルライブラリは汎用のため，特定演算器用に最適化されたセルに比べ，遅延，電力で劣る．
  （３）使用的单元程序库由于是通用程序库，所以与被最佳化用于特定操作器上的单元相比，在延迟和电力上较差。
• 設計する算術演算回路に適したセルライブラリを用いることで面積，遅延や電力の制約を満たすことができる可能性がある４），５）．
  通过使用适合于设计的算术操作电路的单元程序库，有可能满足面积，延迟或电力的制约４），５）。
• 合成に用いたセルライブラリはローム社の製造条件に基づきＶＤＥＣ（東京大学大規模集積システム設計教育研究センター）で製作されたものを用いた．
  用于合成的单元库是基于ｌｏａｍ公司的生产条件由ＶＤＥＣ（东京大学大规模聚能系统设计教育研究中心）制作的。
• 参考までに，本実験で使用したセルライブラリの全加算器セル（標準駆動力）の遅延時間と消費電力は，それぞれ０．５９　ｎｓ，１．３２ｍＷとなる．
  作为参考，本实验中使用的组件库的全部加法器组件（标准驱动力）的延迟时间和耗电量分别为０．５９　ｎｓ，１．３２ｍＷ。
• また，開発世代ごとの新しいＬＳＩテクノロジ開発では，流用設計の効率を上げるためにつねにセルライブラリの機能互換を保証する上位移行パスが図られた．
  另外，在每个开发代，新的ＬＳＩ技术的开发过程中，为了提高挪用设计的效率，而采取了时常保证元件库的功能互换的向高一级转换的路径。
• 回路性能の評価には，ＲＯＨＭ社のＣＭＯＳ　０．３５μｍプロセス（京都大学提供の低電力版スタンダードセルライブラリ．電源電圧３．０Ｖ，温度２５度１１））を利用する．
  线路性能的评价使用ＲＯＨＭ公司的ＣＭＯＳ　０．３５μｍ程序（京都大学提供的低电力版标准规格组件库、电源电压３．０Ｖ，温度２５度１１））。
• スタンダードセルライブラリには京都大学で開発されたｐ２ｌｉｂ　７）のＮＥＬ用ライブラリＶｅｒ．１．６を用い，チップ試作はＶＤＥＣ（東京大学大規模集積システム設計教育研究センター）に依頼した．
  利用京都大学开发了的ｐ２ｌｉｂ　７）的用于ＮＥＬ的程序库Ｖｅｒ．１．６作为标准单元程序库，并委托ＶＤＥＣ（东京大学大规模集成系统设计教育研究中心）试制芯片。
• 偏りのないＩＰＰの集合の場合に低電力なセルとして既存のセルライブラリに存在するＦＡ（図２参照：ＦＡｆｏｒ　ａ　ｓｅｔ　ｏｆ　ｕｎｉｆｏｒｍ　ＩＰＰ　，以下ＦＡ　ｕとする）を使用した．
  作为在没有偏差地ＩＰＰ集合地情况下，使用了作为低电力地单元存在于现有单元库中的ＦＡ（参照图２：ＦＡｆｏｒ　ａ　ｓｅｔ　ｏｆ　ｕｎｉｆｏｒｍ　ＩＰＰ，以下标记为ＦＡ　ｕ）。
• なお，評価条件として，テクノロジは０．２５μｍルールのスタンダードセルライブラリを用い，ゲートの遅延は０．２４ｍｍの配線とインバータ３個の負荷がすべてのゲートに一律で課せられているとしたときの値を用いるものとする．
  且，评价条件为，技术使用０．２５μｍ规则的标准单元格库，门延迟使用０．２４ｍｍ的配线与３个变换器的负荷在所有的门上以统一标准被承担时候的值。
• また，＠ｅｑｕａｔｉｏｎ＿ｏ＠のＣＭＯＳセルライブラリを適用する場合は，＠ｅｑｕａｔｉｏｎ＿ｉ＠とすることが可能であるが，レベルごとのノード数が不均一になり，セル内に冗長な面積が増加する可能性を考慮する必要がある．
  另外应用＠ｅｑｕａｔｉｏｎ＿０＠的ＣＭＯＳ单元库的时候，可以使用＠ｅｑｕａｔｉｏｎ＿ｉ＠，但是，还有必要考虑到，这样会使每个水平的结点数量不均匀，单元内可能会增加多余的面积。
• 動的閾値に基づいたビデオのコントラスト調整アルゴリズムを提示し、Ｖｅｒｉｌｏｇ　ＨＤＬを用いてハードウエアの記述を行い、ＳＭＩＣ０．１８μｍのＣＭＯＳ基準のセルライブラリを用いてロジック?シンセシス及び配置配線を行い、最後にシミュレーションを行う。
  提出了基于动态阈值的视频对比度调节算法，并通过Ｖｅｒｉｌｏｇ　ＨＤＬ进行硬件描述，采用ＳＭＩＣ　０．１８μｍ的ＣＭＯＳ工艺标准单元库进行逻辑综合及布局布线，最后，进行了后级仿真。