トランジスタ造句

• そしてトランジスタ列の最大段数＠ｅｑｕａｔｉｏｎ＿０＠と設定した．
  然后设定了晶体管列的最大段数＠ｅｑｕａｔｉｏｎ＿０＠。
• これは，補助トランジスタの駆動に要する消費電力が加わったためである．
  这是因为：辅助半导体管的驱动所需要的消费电力增加了。
• なお，使用したＳＰＩＣＥのトランジスタモデルはＬｅｖｅｌ２８である．
  而且使用的ＳＰＩＣＥ的晶体管模型是Ｌｅｖｅｌ２８。
• ２章（１），（２）に従い，トランジスタを列ごとに水平方向に配置する．
  依照２章（１）、（２），将每列晶体管均按水平方向配置。
• ＦＡ　ｂはトランジスタ数最小の実用的な２ＸＯＲを利用して構成されている．
  ＦＡ　ｂ式利用晶体管数最小的实用性的２ＸＯＲ构成。
• 右辺は回路の構造がトランジスタＱと電流シンクＣＳからなることを表している．
  右边表示的是电路结构由晶体管Ｑ和电流吸入ＣＳ组成。
• もう１つの特徴は，各トランジスタのボディを動的にバイアス制御できる点である．
  另外一个特点是，可以动态偏移控制各晶体管的主体。
• さらに，薄膜トランジスタ（ＴＦＴ）がその次を目指して，開発に拍車がかかる。
  而且，正在加紧研发薄膜晶体管（ＴＦＴ）。
• たとえば，トランジスタの初期には，可聴周波数での動作がやっとであった．
  例如，在晶体管时代的初期，在可听周波数中的运作终于汇合。
• ノードが節点Ａに，カソードが節点Ｃに接続されたダイオード接続トランジスタを表している．
  这句话和原文不对应，少了一大半。请改正。
• ３つ目は扱うトランジスタ数が増大することからくる「複雑さの危機」である．
  第３个是由处理的晶体管数的增加而带来的“复杂性的危机”。
• トランジスタ数の増加によって適用すべきテストベクタ数は増加する．
  随着晶体管数的增加，应适用的测试向量数将增加。
• 提案セルはＳＰＬ，およびＣＭＯＳ／パス?トランジスタ混在論理で設計した．
  提案单元在ＳＰＬ、以及ＣＭＯＳ／晶体管路径混合逻辑下设计。
• 図において同一レベルでのノードの相対的な位置がトランジスタの配置と対応する．
  图中处于同一水平的结点的相对位置与晶体管的配置相对应。
• 実験で使用したＭＯＳトランジスタのパラメータのばらつきモデルについて説明する．
  对实验中使用的ＭＯＳ晶体管的参数的偏差模型进行说明。
• その結果，挿入すべきバッファ数が増加し，トランジスタ数の増加が懸念される．
  于是就有可能导致应该插入的缓冲器数量以及晶体管数量的增加。
• トランジスタの意味項は電流増幅率などを加えてより詳細なものにすることもできる．
  我们还添加电流放大系数，使得晶体管的意义项变得更加详细。
• 右辺の意味項はトランジスタＱが能動状態にあることを要求している．
  右边的意义项中要求晶体管Ｑ处于放大状态。
• トランジスタには遮断周波数と耐圧にトレードオフの関係がある。
  晶体管的遮断频率和耐压存在着折衷选择的关系。
• また，同一ノードでの０，１エッジの位置関係が相対的なトランジスタ配置を表す．
  另外处于同一结点的０，１端线的位置关系表示相对的晶体管配置。