总线时钟造句

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总线时钟(bus clock)周期也是同理。
两倍于实际的总线时钟速率。
总线时钟频率33MHZ或66MHZ，最高传输率可达528MB/S。
所以6.4GT/s的总线速率其实际的总线时钟频率是3.2GHz。
CLK总线时钟不论ISA或PCI只要一块空板（无CPU等）接通电源就应常亮，否则CLK信号坏。
另外两个模块，总线时钟（bus timer）和JACK菊花链驱动器也通过数据传输总线参与数据处理工作。
RMII是简化的MII接口，在数据的收发上它比MII接口少了一倍的信号线，所以它一般要求是50兆的总线时钟。
总线的吞吐能力是由总线时钟决定的（比如33.3MHz，66.6MHz以及133.3MHz）和总线的宽度（比如32位或者64位）。
此项用来设置CPU前端系统总线时钟频率(MHz)，如果您打算超频处理器，可将此项设定为较高的频率。
通常情况下，选择内部总线时钟为串行通信的时钟源，此时利用SCBR对总线频率fBUS可以进行分频得到串行通信的波特率。
用总线时钟造句挺难的，這是一个万能造句的方法
从平衡的角度来看，PFD的两个输入必须在频率和相位上保持一致，因此所得到的芯片内核时钟和输入的总线时钟的比值fpclk/fbus必须与M6/M1相等。
增加了新的更低电压运行状态，通过降低CPU内核电压和总线速度带来额外的功耗节省，CPU和芯片组根据总线时钟频率的改变而进入低电压运行状态。
而原先是每传送一次数据要使用两个时钟周期：先送一次地址，后跟一次数据传送，即要传送N个数据，就要用2N个总线时钟周期，成组数据传送方式只用N+1个总线时钟周期。
系统总线时钟就是我们常说的系统时钟和CPU外部时钟（外频），它是电脑系统的基本时钟，电脑中各分系统中所有不同频率的时钟都与系统时钟相关联，详细情况可参考图2。
以锁相环为基础的时钟产生结构如图1所示：外部25MHz的参考时钟信号或总线时钟(BusCLK)先进入到一个接收缓冲器，在进入鉴频鉴相器(PFD)之前要经过一个分频器，分频系数为M1，得到图1中φi，然后与从分频器M6来的内部反馈信号Фo在PFD中比较，得到误差信号Фe，它将作为电荷泵以及滤波网络的输入，用以控制压控振荡器(VCO)。
并行ATA接口（Parallel ATA，以下简称PATA）规范诞生至今已有接近十年的历史，客观的说，并行总线时钟频率只有8.33MHz的时代，即ATA-33时代以前，上述这些问题还不严重，但从ATA-66开始、由于总线时钟频率提升到16.67MHz，为避免上述问题，不得不在旧有的40Pin排线的基础上增加了40根屏蔽地线，实践证明，这种设计是成功的，但随着ATA-100再度将总线时钟频率升至25MHz，信号干扰现象又开始变得严重起来。