主时钟的英文

• master timer
• mc master clock
• mclk
• primary clock

• "主"英文翻译    host
• "时钟"英文翻译    clock
• "主时钟频率" 英文翻译 :    master clock frequency
• "主时钟发生器" 英文翻译 :    master clock generator
• "主时钟控制网" 英文翻译 :    despotic network
• "微处理机主时钟" 英文翻译 :    microprocessor master clock
• "主时钟晶体振荡器" 英文翻译 :    master clock crystal oscillator
• "主时钟控制同步" 英文翻译 :    despotic synchronization
• "主时钟脉冲发生器" 英文翻译 :    master clock-pulse generator
• "基准主时钟及从时钟" 英文翻译 :    primary reference and slave clocks
• "主时" 英文翻译 :    timing
• "回路均由外部主时钟计时" 英文翻译 :    clkx
• "时钟" 英文翻译 :    [电学] [半] clock◇时钟计数器 [自动化] clock counter
• "主时间常数" 英文翻译 :    dominant time constant
• "主时间片" 英文翻译 :    major time slice; major time slicing
• "主时间效应" 英文翻译 :    primary time effect
• "自主时序机" 英文翻译 :    autonomous sequential machine
• "主时标振荡器" 英文翻译 :    master timing generator
• "主时间进度计划" 英文翻译 :    master time schedule
• "δ时钟" 英文翻译 :    delta clock
• "报时钟" 英文翻译 :    speaker clock; time bell; time signal clock
• "从时钟" 英文翻译 :    slave clock
• "点时钟" 英文翻译 :    dclk(dot clock
• "定时钟" 英文翻译 :    time clock; timing clock; timing watch; traceable timer
• "短时钟" 英文翻译 :    short-range clock

• Master clock , microprocessor
  微处理机主时钟
• Master clock frequency
  主时钟频率
• Using an 8 - depth async fifo solves the synchronization and exchange of data be - tween different clock domains . the data transaction protocol comes from the most basic work way of uart . when the master clock is 16 . 7mhz , the pcm side and adpcm side clocks both are 2 . 38mhz , the results of simulation show that the latency from the start - bit of pcm data inputting uart receiver to the stop - bit of adpcm data outputted uart transmitter is 14 . 3 us and the latency from the start - bit of adpcm data inputting uart receiver to the stop - bit of pcm data outputted uart transmitter is 14 . 7 us
  在主时钟为16 . 7mhz ， pcm数据端与adpcm数据端时钟均为2 . 38mhz时，模拟结果表明从pcm的起始位输入uart接收器到adpcm终止位输出uart发送器的最大延迟为14 . 3 s ，从adpcm的起始位输入uart的接收器到pcm终止位输出uart发送器的最大延迟为14 . 7 s ，设计时尽可能的使编码与解码的时间相差不多，从结果看出基本达到这个要求。
• The key to the fft algorithm is the design of butterfly computation and that of the address logic . the whole schema is designed in the top - down design flow and described in the vhsic hardware description language ( vhdl ) , basing on these , we do our research on reconfigurable technology . the result indicates that the data processing ability of reconfigurable system improved greatly
  结果表明，可重构系统在数据处理能力方面比以往的系统有了很大的提高，本设计实现的fft重构处理器可工作于60mhz下，完成一个16点fft需要132个主时钟周期，完成32点fft需要324个主时钟周期，而且具有一定可重构性，可以方便地将其运算点数进行扩展，或将其他的图像处理算法在实时处理系统中实现。

• 主时钟的法语：horloge-mère
• 主时钟的日语：しゅこくじきこう マスタクロック おやどけい