データレジスタ造句

• また，（３）によりクロックをデータレジスタの書き込み先にのみ供給する．
  另外，根据（３），仅向数据寄存器的写入处供给时钟。
• したがって，並列実行するデータ群は，パックド？データレジスタに並べて配置しておく必要がある．
  因此，并列执行的数据群需要排列于压缩数据寄存器中预先配置。
• ２．２節において，パックド．データ演算では各データをパックド．データレジスタにパック化する必要があることを述べた．
  ２．２节中，论述了数据组合运算时有必要将各个数据组合为组合数据寄存器。
• ＭＣＡＭＵはＭＣＡＭのほかにＭＣＡＭアドレスレジスタＭＡＤＲとＭＣＡＭデータレジスタＭＤＴを持つ．
  除了ＭＣＡＭ之外，ＭＣＡＭＵ还具有ＭＣＡＭ地址寄存器ＭＡＤＲ和ＭＣＡＭ数据寄存器ＭＤＴ。
• パックド．データ演算は，ＰＥのローカル演算であり，パックド．データレジスタ全体に対するシフト演算は，ＰＥ間の通信である．
  数据组合运算是ＰＥ的局部运算，而对于全部数据组合寄存器的转换运算是ＰＥ间的信息传递。
• ＤＭＦ１６は，１６タップのデータレジスタ，ＰＮレジスタ，乗算器，および部分和生成用の加算器ツリーで構成されている．
  ＤＦＭ１６是由１６接头的数据寄存器，ＰＮ寄存器，乘算器，以及用于部分和生成的加法器数构成。
• ＤＭＦ１２８Ｄ―ＡとＤＭＦ１２８Ｃ―Ａの違いは，データレジスタをシフトするかＰＮレジスタをシフトするかのアーキテクチャ上の違いである．
  ＤＭＦ１２８Ｄ―Ａ和ＤＭＦ１２８Ｃ―Ａ的差异是转换数据寄存器还是转换ＰＮ寄存器的体系结构上的差异。
• 演算回路部分は，データレジスタとＰＮレジスタの値の積を求めるＮｃ個の乗算器と，それらの出力の総和を求める加算器ネットワークから構成される．
  操作电路部是由求取数据寄存器和ＰＮ寄存器值的积的Ｎｃ个乘算器，和求取它们输出总和的加法器网络构成。
• これは，データレジスタ部，演算部における信号遷移確率を低減し，またクロック系で消費される電力を削減することを目的としたアーキテクチャである．
  这是以降低在数据寄存器部，操作部中的信号迁移概率，另外削减在时钟系被消费的电力为目的的体系结构。
• 演算を行う際は，複数の８ビット，１６ビット，あるいは３２ビットのデータをパックド．データレジスタと呼ばれる６４ビットのレジスタにパック化（ｐａｃｋｉｎｇ）する．
  进行演算时，多个８位、１６位或３２位的数据被组合成被称为数据组合寄存器的６４位寄存器。
• この回路は１クロックに１ラウンドの処理を実行するものであり，１２８ビット幅のデータレジスタと，先述の４つの基本演算を直列につなげた組合せ回路からなる．
  此电路１时钟实行１轮的处理，由１２８比特宽的数据寄存器和上述的４个基本运算连接成直列的组合电路组成。
• 本ＤＭＦではデータレジスタのシフトを止め，代わりにＰＮレジスタをシフトするように改め，また受信信号についてはデータ分配回路を通してデータレジスタに巡回書き込みを行う
  在本ＤＭＦ中，停止了数据寄存器的转换，取而代之，修改为转换ＰＮ寄存器，另外，关于收信信号，通过数据分配电路巡回写入数据寄存器。
• 本ＤＭＦではデータレジスタのシフトを止め，代わりにＰＮレジスタをシフトするように改め，また受信信号についてはデータ分配回路を通してデータレジスタに巡回書き込みを行う
  在本ＤＭＦ中，停止了数据寄存器的转换，取而代之，修改为转换ＰＮ寄存器，另外，关于收信信号，通过数据分配电路巡回写入数据寄存器。
• データレジスタでは，偶数番目／奇数番目のレジスタをそれぞれポジクロック／ネガクロックで動作させ，これにゲーテッドクロックを組み合わせることで１クロックで２つのデータを書き込む．
  在数据寄存器中，分别利用消极时钟／积极时钟运作第偶数号／奇数号寄存器，通过在它上面组合门控时钟１时钟写入２个数据。
• データレジスタでは，偶数番目／奇数番目のレジスタをそれぞれポジクロック／ネガクロックで動作させ，これにゲーテッドクロックを組み合わせることで１クロックで２つのデータを書き込む．
  在数据寄存器中，分别利用消极时钟／积极时钟运作第偶数号／奇数号寄存器，通过在它上面组合门控时钟以１个时钟写入２个数据。
• ＤＭＦの場合，内部の電力消費の大まかな内訳は，レジスタ部（データレジスタ，ＰＮ系列レジスタ）において消費される電力と演算回路部（乗算器，加算器）において消費される電力に分かれる．
  在ＤＭＦ的情况下，内部电力消费的大致详情可以分为在寄存器部（数据寄存器，ＰＮ系列寄存器）上被消费的电力和在操作电路内部（乘算器，加法器）上被消费的电力。
• ＭＭＸテクノロジにおいて，パックド．データレジスタとメモリ間の８バイト境界をまたぐアクセスは，大きなペナルティ（プロセッサ．ストール）を伴う［インテル９９ｃ］ため，メモリアクセスの際は位置合わせ（ａｌｉｇｎｍｅｎｔ）を行う（図５）．
  在ＭＭＸ技术中，连接数据组合寄存器和存储器之间８位界限的通道，由于伴有很大的ベチルティ（处理器停止）［英特尔９９ｃ］，存储器存取时会校准位置（图５）。
• レジスタ部は受信信号を記憶するデータレジスタ，データレジスタに巡回書き込みを行うデータ分配回路，ＰＮ系列を記憶しシフトするレジスタ（以下，ＰＮレジスタ），演算回路部は乗算器，加算器ネットワークという構成になっている．
  寄存器部是记忆收信信号的数据寄存器，数据寄存器上进行巡回写入的数据分配电路，记忆并转换ＰＮ系列的寄存器（以下成为ＰＮ寄存器），操作电路是乘算器，加法器网络这样一个构成。
• レジスタ部は受信信号を記憶するデータレジスタ，データレジスタに巡回書き込みを行うデータ分配回路，ＰＮ系列を記憶しシフトするレジスタ（以下，ＰＮレジスタ），演算回路部は乗算器，加算器ネットワークという構成になっている．
  寄存器部是记忆收信信号的数据寄存器，数据寄存器上进行巡回写入的数据分配电路，记忆并转换ＰＮ系列的寄存器（以下成为ＰＮ寄存器），操作电路是乘算器，加法器网络这样一个构成。
• データ巡回型ＤＭＦでは，クロックごとにデータレジスタを構成するＮｉｎ×Ｎｃ個のフリップフロップをシフトしていたが，（１）により本ＤＭＦでは，ＰＮレジスタを構成する１（ｂｉｔ）×Ｎｃのフリップフロップをシフトすることで信号遷移確率を低減させた．
  在数据巡回型ＤＭＦ中，虽然转换了每个时钟构成数据寄存器的Ｎｉｎ×Ｎｃ个触发器，但是根据（１），在本ＤＭＦ中，通过转换构成ＰＮ寄存器的１（ｂｉｔ）×ＮＣ的触发器，降低信号迁移概率。