静态时序分析工具的英文

• static timing analysis tool

• "静态"英文翻译    static state; quiescent cond ...
• "时序"英文翻译    sequence; sequential; time s ...
• "分析"英文翻译    analyse
• "工具"英文翻译    tool; means; implement; appl ...
• "具备时序概念，能进行静态时序分析" 英文翻译 :    understanding of the concept of timing. able to perform static timing analysis
• "静态分析工具" 英文翻译 :    static analysis tools
• "静态数据流分析工具" 英文翻译 :    static data flow analysis tool
• "时序分析" 英文翻译 :    analysis, timing; time series analysis; time-series analysis
• "时序分析仪" 英文翻译 :    time sequence analyzer; timing analyzer
• "分析工具" 英文翻译 :    analysis tools; analytic tools; analytical tool; profiler
• "热分析工具" 英文翻译 :    thermal simulation option
• "数字时序分析" 英文翻译 :    digital time series analysis
• "刀轨分析工具" 英文翻译 :    analysis tools
• "联机分析工具" 英文翻译 :    olap
• "疲劳分析工具" 英文翻译 :    fatigue advisor
• "三维分析工具" 英文翻译 :    d analyst tools
• "性能分析工具" 英文翻译 :    performance analysis tool
• "需求分析工具" 英文翻译 :    requirement analysis tool
• "要求分析工具" 英文翻译 :    requirement analysis tool
• "分析工具，分析仪器" 英文翻译 :    analytical tool
• "操作测量分析工具" 英文翻译 :    omat operational measurements analysis tool
• "工艺性分析工具" 英文翻译 :    manufacturability analysis tool
• "结构及热分析工具" 英文翻译 :    structural & thermal analysis tool
• "可制造性分析工具" 英文翻译 :    manufacturability analysis tool
• "模拟电路分析工具" 英文翻译 :    acd grouaccusim

• We use different commercial eda tools in order to achieve better implementation in different design phase , which include silicon ensemble of cadence , design compiler and design primer of synopsys and so on
  在设计的不同阶段使用了不同的主流eda工具进行辅助设计和验证，包括synopsys公司的逻辑综合工具designcompiler 、静态时序分析工具designprimer和cadence公司的自动布局布线工具siliconensemble等。
• It presents the verification strategy used in the whole eda design flow of the chip . the simulation on module level ( inc . post - layout ) uses the software event - driven simulator , the simulation of the associated modules or whole system uses cycle - based simulator and hardware emulator , for the gate - level netlist produced by using top - down design flow , the sta tool can analyze the static timing , and more formal verification is used to ensure the correct function
  本章还提出了系统在整个eda设计流程中的设计验证策略方法：模块级的模拟(包括布线后的模拟)全部采用事件驱动式的软件模拟工具来验证，各大模块的联合模拟及整个芯片的功能验证(寄存器传输级与门级)使用基于周期的模拟工具和硬件仿真器；对于采用top - down的设计方法得到的门级网表使用专门的静态时序分析工具来进行时序分析以及采用形式验证来保证正确的功能。